AMD Bulldozer [official thread]

[drfedja]

Mene zanima kako se Bulldozer snalazi sa SSE instrukcijama. Bulldozer bi tu terbao da donese drasticno unapredjenje u odnosu na K10, zahvaljujuci FMAC-ovima od 2x128 bitova (koji se po potrebi unifikuju u jedan monstrouzni sirine 256 bita).

256-bitna operacija ce morati da ide u 2 ciklusa, jer je sirina portova L1 kesa 128-bitna. Zbog toga se 256-bitna instrukcija dekodira u 2 makroopa. Kako je fectch 32 bajta, odnosno 256 bita, to dozvoljava 2x128-bit load iz L1 kesha. Tako je moguce ucitati 1x128bit instrukciju i 1/2x256-bit. Za drugu polovinu 256-bitne instrukcije bice potreban jos jedan ciklus, pa se ovakva instrukcija deli na dva makroopa - double dispatch.

Kod K8 128-bit SSE se dekodirao u 2x64-bitna makroopa. K8 je imao 2x64-bit portove od L1 kesha i 16-byte fetch, pa je u ciklusu mogao da ucita 128-bita instrukcija i to u komadima od 2x64-bit, odnosno 1x64 i 1/2x128-bit.

Dakle, troughput je za double dispatch operacije 0.5. Latencija zavisi mnogo i do same implementacije.

Kod K10 je fetch bandwidth povecan na 32 bajta, t.j. 2x128-bita. Isto ce biti i kod Bulldozera. Bulldozer ce kao i Nehalem imati loop detector, koji sluzi da se pristedi fetch bandwidth za operacije koje se obavljaju u petlji, a vecina algoritama vrti nesto u petljama. Loop detector kod Nehalema ima kapacitet od 28 µOp-ova, koliko ce imati kod BD-a ostaje da se vidi.

 

[Beagle]

Lepo objasnjeno, hvala

 

[Saruman]

Nekoliko laickih pitanja vezano za Buldozer..

- Za puni potencijal cipseta bi trebala maticna sa Socket AM3+ (AM3r2), znaci AM3 ploce moraju da se menjaju ???
- Integrisani Memory Controler ce podrzavati RAM na PC3-15000 (DDR3-1866). Znaci napokon ce memorija moci da se klokuje na 2000MHz (ili vise), ako sam dobro razumeo ??
- HT 3.20 GHz ??
- Integrisani nb kontroler ??

Meni kao obicnom (hobi,zabava) korisniku su ove stvari najiteresantnije, ali posto se bas i ne razumem najbolje, ajd' neko ko zna da mi odgovori.

 

[drfedja]

Nekoliko laickih pitanja vezano za Buldozer..

- Za puni potencijal cipseta bi trebala maticna sa Socket AM3+ (AM3r2), znaci AM3 ploce moraju da se menjaju ???
- Integrisani Memory Controler ce podrzavati RAM na PC3-15000 (DDR3-1866). Znaci napokon ce memorija moci da se klokuje na 2000MHz (ili vise), ako sam dobro razumeo ??
- HT 3.20 GHz ??
- Integrisani nb kontroler ??

Meni kao obicnom (hobi,zabava) korisniku su ove stvari najiteresantnije, ali posto se bas i ne razumem najbolje, ajd' neko ko zna da mi odgovori.

Svaki AMD AM3 procesor sa HT linkom i integrisanim memorijskim kontrolerom je kompatibilan sa bilo kojim HT čipsetom. Memorijski kontroler ili nb kontroler je od K8 pa do danas integrisan u procesor. Procesor komunicira sa memorijom na ploči direktno bez posrednika, t.j. northbridgea. Taj deo nb. je integrisan. To je Intel uradio tek sa Nehalemom, odnosno sa i7. HT od 3.2 GHz ti neće ništa ubrzati specijalno sistem u odnosu na HT od 2 GHz, pa i u odnosu na HT od 1 GHz. Ubrzanje je moguće videti tamo gde imaš multisocket konfiguraciju, u serverima. Zbog snoop signala koji služe da sinhronizuju procesore, brzina ht linka je tu bitna. U desktop mašini, ht link služi da poveže procesor sa ostatkom sistema, odnosno služi za I-O operacije. Npr. grafička karta preko HTT linka i memorijskog kontrolera pristupa memoriji, odnosno kopira teksture u grafičku memoriju. Kod integrisanih ploča je kritična brzina HTT linka za brzinu grafike, jer integrisani GPU na ploči shareuje od procesora memoriju preko HTT linka.
Kod korišćenja diskretnog GPU-a odnosno grafičke karte, brzina HTT linka nije kritična i obično je dovoljno i 1 GHz za sve IO operacije. Što se tiče bulldozera on će verovatno u novim pločama raditi sa bržim DDR3 memorijama od 1600 MHz, ali to ostaje da se vidi. Najverovatnije će raditi sasvim ok i sa 790FX čipsetovima jer je HT link preko koga komunicira sa čipsetom nadole kompatibilan.
Npr. ako BD bude imao HT4.0 taj će raditi sa HT3.0 i HT2.0. Teoretski Bulldožer bi mogao da radi i na nForce4 pločama iz 2005. ali praktično ne, zato što nf4 ploče su pravljene za Socket 939 i koriste DDR1 memoriju, a AM2 i AM3 procesori ne podržavaju ovaj standard, a i pinout na podnožiju nije elektirčno kompatibilan.

 

[Saruman]

@drfedja, hvala na razjasnjenju.

Ovo me najvise buni:

- will retain only backwards compatiblity with previous Socket AM3/AM2 processors ("new AM3+ socket for consumer versions of Bulldozer CPUs.
AM2 and AM3 processors will work in the AM3+ socket, but Bulldozer chips will not work in non-AM3+ motherboards").

 

[drfedja]

@drfedja, hvala na razjasnjenju.

Ovo me najvise buni:

- will retain only backwards compatiblity with previous Socket AM3/AM2 processors ("new AM3+ socket for consumer versions of Bulldozer CPUs.
AM2 and AM3 processors will work in the AM3+ socket, but Bulldozer chips will not work in non-AM3+ motherboards").

Gde si to procitao ? BD bi trebalo da radi u starim AM2 i AM3 plocama. Do sada je bilo tako. Npr, Agena K10 i prva Deneb jezgra ne rade u AM3 plocama, ali Deneb i Thuban rade u AM2 i AM3, logicno, zbog toga sto stari procesori ne podrzavaju DDR3 standard.
Mozda su sad poceli kao Intel, novi CPU novi socket. Ostaje da se vidi.

 

[Saruman]

Na drugim forumima se prica o tome, ali ne znam koliko je tacno pa da se raspitam na pravom mestu..

Evo sta sve pise za Buldozer:

- Two tightly coupled, "conventional" x86 out-of-order processing engines which AMD internally named module
(Single-Module ==> Dual-Core, Dual-Module ==> Quad-Core, Quad-Module ==> Octa-Core etc...)
- Between 8MB to 16MB of L3 cache shared among all Modules on the same silicon die
- DDR3-1866 and Higher Memory Level Parallelism
- Dual Channel DDR3 Integrated Memory Controler (Support for PC3-15000 (DDR3-1866) for Desktop, Quad Channel DDR3 Intergrated Memory Controller (support for PC-15000 (DDR3-1866) and Registered DDR3, for Server/Workstation (New Opteron)
- Cluster Multi-threading (CMT) Technology [6]
- Bulldozer module [7] [8] consists of the following:
- up to 2048kB L2 cache inside each module (shared between the cores in a module)
- 16kB 4-way L1 data cache (way-predicted) per core and 2-way 64kB L1 instruction cache per module L1 cache, Fruehe for THW
- Two dedicated integer cores
- each consist of 2 ALU and 2 AGU which are capable for total of 4 independent arithmetic or memory operations per clock per core
- duplicating integer schedulers and execution pipelines offers dedicated hardware to each of two threads which significantly increase performance in multithreaded integer applications
- second integer core increases Bulldozer module die by around 12%, which at chip level adds about 5% of total die space[9]
- Two symmetrical 128-bit FMAC (fused multiply-add (FMA) capability) Floating Point Pipelines per module that can be unified into one large 256-bit wide unit if one of integer cores dispatch AVX instruction and two symmetrical x87/MMX/3DNow! capable FPPs for backward compatibility with SSE2 non-optimized software
- 32nm SOI process with implemented first generation GF's High-K Metal Gate (HKMG)
- Support for Intel's future Advanced Vector Extensions (AVX) instruction set, which supports 256-Bit floating point operations, and SSE4.1, SSE4.2, AES, CLMUL, as well as future 128-bit instruction sets proposed by AMD (XOP, FMA4 and CVT16) [10], which have the same functionality as the SSE5 instruction set formerly proposed by AMD, but with compatibility to the AVX coding scheme.
- Hyper Transport Technology rev. 3.1 (3.20 GHz, 6.4 GT/s, 51.6 GB/s, 16-bit uplink/16-bit downlink) [first implemented into HY-D1 revision "Magny-Cours" on the socket G34 Opteron platform in March 2010 and "Lisbon" on the socket C32 Opteron platform in June 2010]
- Socket AM3+ (AM3r2)
- 938pin(?), DDR3 support
- will retain only backwards compatiblity with previous Socket AM3/AM2 processors ("new AM3+ socket for consumer versions of Bulldozer CPUs. AM2 and AM3 processors will work in the AM3+ socket, but Bulldozer chips will not work in non-AM3+ motherboards"). For the server segment Socket G34 (LGA1974) will be used.
- Min-Max Power Usage - 10-100 watts

 

[drfedja]

Izvor? Odakle ti ovo? Tu pise sve sto inace znamo za BD, osim da nece raditi u postojecim plocama.

 

[Saruman]

Izvor? Odakle ti ovo? Tu pise sve sto inace znamo za BD, osim da nece raditi u postojecim plocama.

Evo :

http://www.extremetech.com/article2/0,2845,2368186,00.asp

http://www.overclock.net/amd-general/822314-asus-crosshair-iv-formula-amd-bulldozer-3.html

Ako sam dobro razumeo bice novi cipset AM3+ ili AM3r2..

 

[drfedja]

Ako je to zvanicno, onda se pripremi da menjas plocu. Bar ce ti stari Phenom II raditi u novoj ploci.

 

[Saruman]

Ako sam dobro razumeo bice novi cipset AM3+ ili AM3r2..

Mala ispravka..
Ako sam dobro razumeo bice novi socket AM3+ ili AM3r2.

 

[drfedja]

Mala ispravka..
Ako sam dobro razumeo bice novi socket AM3+ ili AM3r2.

Da, AM3+ odnosno AM3 rev2 je jedno te isto.

 

[c-p-r]

Zna li se kada ce AM3+ ploce?

 

[drfedja]

Zna li se kada ce AM3+ ploce?

Nešto malo pre nego što se pojave procesori.

 

[c-p-r]

Nešto malo pre nego što se pojave procesori.

Eh, xaxa, a kada ce procesori? Prvi kvartal sledece godine?

 

[Don Workinson]

Nešto malo pre nego što se pojave procesori.

hahahah dobar si. Ovo je sigurno

 

[drfedja]

Eh, xaxa, a kada ce procesori? Prvi kvartal sledece godine?

Valjda, biće početkom nedelje nekih dešavanja, pa će AMD zvanično dati izjave oko toga, kao i oko same mikroarhitekture.

 

[Don Workinson]

Bilo bi lepo kad bi izasao u prolece al sve se cini da ce tek krajem leta

 

[monteboy]

Bulldozer pre leta nece kako izgleda a Fusion derivati ce krenuti nakon CES'a.

 

[drfedja]

Bulldozer pre leta nece kako izgleda a Fusion derivati ce krenuti nakon CES'a.

Imaju oni obicaj oko 1. maja da izbacuju nove CPU-ove. Mozda se desi da ciljaju tako neki period za BD.

 

[c-p-r]

http://www.tcmagazine.com/tcm/news/hardware/31613/first-amd-bulldozer-processor-debut-q2-2011-desktops

 

[drfedja]

Bulldozer ce imati daleko napredniji Turbo mod od Thuban jezgra. Pri laganom multithreadingu SVA jezgra ce se dinamicki overklokovati na npr. 4 GHz, ako procesor radi npr. na 3.4 GHz.

Sto se tice single thread performansi BD modul ce moci da izvrsi 4 IPC i to 2 INT + 2 FLOAT, odnosno 5 u ekstremnim situacijama, 2 INT + 1 Branch fused + 2 FP, kao i 4 FP operacije, jer je FlexFP FMA4 jedinica koja može istovremeno da izvrši i FADD i FMUL (sabiranje i množenje). FlexFP ima 2 pipeline-a, oba su FMAC i može da radi sa 4 operanda, što znači u praksi da bi BD FPU mogao da izvrši i do četiri mikrooperacije u ciklusu, koje bi bile dekodirane kao 4 x87 ili 4 SSE operacije, što je po tredu zaista dosta. Poređenja radi SB može da izvrši FMA3, operacije sa 3 operanda i to A * B + C, ali nikako A+B+C ili A*B*C. BD može da izvrši FMA4 A+B+C+D, kao i bilo koje kombinacije računskih operacija. BD za razliku od SB uvek koristi pun bandwidth 256-bitne FPU jedinice, koja je podeljenja u 2 128-bitna bloka.

Inace integer operacije su retko gde dobro paralelizovane, pa uglavnom mnogo zavise od memorijskog protoka, latencije, asocijativnosti keša, pogotka keša, predikcije grananja. U praksi IPC sa int. operacijama u single thread ne prelazi 2, na i7 procesorima, kao i na K10.

Prema ovoj statistici se jasno vidi da je čak 35% int/alu instrukcija MOV, koje služe za prenos operanada iz memorije u registre i iz registara u registre, kao i iz registara u memoriju. Čak 20% su stack operacije: PUSH, POP, CALL i RET. (takodje memorijske operacije). Dakle, najeveći impakt na single thread performanse ima rad sa kešom i memorijom.

Scheduler je promenjen, kod K7/K8/K10 je korišćen reservation station za svaku ALU jedinicu, pa je praktično svaka instrukcija imala svoju putanju. Kod BD-a je korišćen zajednički "unified scheduler", pa se odatle svaka instrukcija izvršava na ALU jedinici koja je slobodna. Kod RS baziranog schedulera, može da se dogodi da u RS0 instrukcije čekaju da ALU0 završi sa izvršavanjem, iako je ALU1 slobodna.

U simulaciji Schedulera koju je napravio Dresdenboy sa AMD Zone foruma, jasno se vidi prednost unifikovanog schedulera i to u simulaciji koja koristi instrukcijski set sa samo jednom instrukcijom. Razlika bi bila veća u korist unified schedulera da je korišćen kompleksniji instrukcijski set.

Ponašanje schedulera sa 2 ALU jedinice:

i sa 3 ALU jedinice:

 

[drfedja]

Dakle, Zambezi će izaći u 2 kvartalu sledeće godine. Veličina jezgra će biti negde na nivou sadašnjeg Phenoma II X4. L2 keš će biti 2MB po jezgru, a L3 će biti 8 MB. Memorijski protok će biti do 50% veći, zbog redizajniranog memorijskog kontrolera i brže memorije. Turbo core ubrzava sve module i jezgra za 500 MHz u većini workload-a.
Novina je i C6 power state, gde u idle režimu se praktično gasi ceo modul-jezgro.

 

[d0minat0r]

Ako zambezi ne uspe nista nece pocinjem da skupljam pare

 

[Don Workinson]

Ako zambezi ne uspe nista nece pocinjem da skupljam pare

Same here. Svrbi me novcanik da uzmem i7 950 al znam da cu se zeznuti ako ne sacekam ovo cudo