AMD Bulldozer [official thread]

[monteboy]

4 modula -> 8 jezgra Bulldozer



Nesto o eventualnoj velicini :

32nm ce doneti 8 jezgra u takozvana 4 modula ali sam DIE nece ocigledno biti nista manji nego sto je danasnji Thuban (6 jezgra)

 

[Lukija]

AMD Ontario (Bobcat core + DX11 GPU):

Galerija:

http://www.computerbase.de/bildstrecke/30669/

 

[d0minat0r]

Koliko bi im bilo lakse da konstruisu CPU a da ne trpaju GPU u njega ?

 

[Lukija]

Koliko bi im bilo lakse da konstruisu CPU a da ne trpaju GPU u njega ?

Ovaj CPU ili sta li je vec (APU) je namenjen netbook-ovima (u prevodu, Atom killer), tako da uopste nije lose imati sve na jednom mestu. Verujem da bi odvojeno potrosnja bila veca. Imajuci u vidu da trosi svega 9w to je odlicno dostignuce.

 

[drfedja]

A i bolje su performanse integrisane grafike koja je blizu procesora. Narocito perf. per watt.

 

[monteboy]

AMD Zacate na bazi dva Bobcat jezgra pobedjuje Core i5-520M

 

[monteboy]

AMD Liano ....

 

[d0minat0r]

AMD ipak ne prelazi na LGA

 

[S.V.E.T.A.]

AMD ipak ne prelazi na LGA

Ma bolje neka ostane kao i do sada, mnogo lakse razlikujem AMD maticne od intelovih

 

[Beagle]

LLano (ne Liano) je deo STARS porodice procesora (K10 i derivati), a ne Bulldozer, te je slika postavljena na pogresno mesto.

I mene zanima u koji ce ovo socket da ide

 

[monteboy]

AMD ipak ne prelazi na LGA

Na svu srecu samo da ne predje na LGA najvece njesra koje postoji.
Na niskim temperaturama kondenzacija brutalno veca nego na PGA
Koliko su 1156 i slicni derivati osetljivi kad je pritisak u pitanju mogli smo da vidimo u praksi.

LLano (ne Liano) je deo STARS porodice procesora (K10 i derivati), a ne Bulldozer, te je slika postavljena na pogresno mesto.
I mene zanima u koji ce ovo socket da ide

Ispravno , moja greska ali neznam ni u koji thread da gurnem sliku ... LLano ce biti 32nm SOI tako da ipak nesto ima zajednicko sa bulldozerom.

 

[d0minat0r]

A i za phase change laske moze bolje da se izloguje

 

[monteboy]

A i za phase change laske moze bolje da se izloguje

daleko bolje , AMD'ov Layout je takav da oko socketa ima daleko manje zbijenih redova kondenzatora koji smetaju.

 

[d0minat0r]

I moze da se stavi vazelin u socket i apsolutno izbije vazduh

 

[monteboy]

Kazu Bulldozer ce u jednom clusteru pri izvrsavanju jednog threada imati mogucnost pristupu resorsima celog clustera sto bi znatno unapredilo izvrsavanje single thread aplikacija.
Koliko ce to na superpi imati uticaja bas me zanima

 

[Beagle]

Mene zanima kako se Bulldozer snalazi sa SSE instrukcijama. Bulldozer bi tu terbao da donese drasticno unapredjenje u odnosu na K10, zahvaljujuci FMAC-ovima od 2x128 bitova (koji se po potrebi unifikuju u jedan monstrouzni sirine 256 bita).

 

[drfedja]

Kazu Bulldozer ce u jednom clusteru pri izvrsavanju jednog threada imati mogucnost pristupu resorsima celog clustera sto bi znatno unapredilo izvrsavanje single thread aplikacija.
Koliko ce to na superpi imati uticaja bas me zanima

Sama sirina integer clustera nece uticati na SPi. Medjutim rad sa memorijom i cacheom itekako utice na SPi. Pored toga spekulativno izvrsavanje ce verovatno doneti nesto slicno kao sto je Core 2 arhitektura donela, a to je makro fuzija. Dakle, moguce je izvrsiti na razlicitim klasterima ALU operaciju, kao i operaciju JMP i CMP, sve u 1 ciklusu. Poredjenja radi Core 2, pa i Nehalem, mogu da izvrse samo JMP i CMP operacije koje su memorijske prirode, ali ne mogu i ALU.
Ovo ce znacajno ubrzati single thread operacije, kao i mogucnost load-a pre store operacije.
Potpuno iskoriscenje 4 ALU jedinice sa jednim threadom je tesko izvodljivo na x86 arhitekturi, prvenstveno zbog malog broja registara opste namene, kao i zbog prirode x86 koda koji nije ortogonalan - instrukcije nisu jednake duzine.
Prosecan IPC kod ALU zahtevnih operacija na danasnjim procesorima sa 3 ALU jedinice je 2, prvenstveno zato sto nemaju sve ALU operacije isti troughput.

Takav pristup, gde postoji zajednicki front-end, moze znacajno da poboljsa skaliranje u mulitithread okruzenju. Lako moze da se desi da Bulldozer sa 2x4 konfiguracijom ima bolje performanse nego Core i7 sa 1x8.

Mene zanima kako se Bulldozer snalazi sa SSE instrukcijama. Bulldozer bi tu terbao da donese drasticno unapredjenje u odnosu na K10, zahvaljujuci FMAC-ovima od 2x128 bitova (koji se po potrebi unifikuju u jedan monstrouzni sirine 256 bita).

Koje ces 256-bitne SIMD operacije da koristis? Bulldozerov FPU se sastoji iz 2 bloka po 128-bita, koji mogu istovremeno da izvrse dve razlicite 128-bitne operacije iz dva treda. Jedan tred ce koristiti jedan 128-bitni FP pipeline. Moguce je da se istovremeno, out of order izvrse 2 SIMD operacije, jedna 128-bitna i jedna 64-bitna u istom ciklusu, sto zvuci prilicno mocno, ali to su samo spekulacije. Jedno je sigurno, a to je da ce Bulldozer imati prilicno fleksibilan SIMD optimizovan FPU. Naravno, taj FPU ce moci da izvrsi i 2 x87 operacije iz jednog OoO treda ili iz dva zasebna.

 

[monteboy]

Sama sirina integer clustera nece uticati na SPi. Medjutim rad sa memorijom i cacheom itekako utice na SPi. Pored toga spekulativno izvrsavanje ce verovatno doneti nesto slicno kao sto je Core 2 arhitektura donela, a to je makro fuzija. Dakle, moguce je izvrsiti na razlicitim klasterima ALU operaciju, kao i operaciju JMP i CMP, sve u 1 ciklusu. Poredjenja radi Core 2, pa i Nehalem, mogu da izvrse samo JMP i CMP operacije koje su memorijske prirode, ali ne mogu i ALU.
Ovo ce znacajno ubrzati single thread operacije, kao i mogucnost load-a pre store operacije.
Potpuno iskoriscenje 4 ALU jedinice sa jednim threadom je tesko izvodljivo na x86 arhitekturi, prvenstveno zbog malog broja registara opste namene, kao i zbog prirode x86 koda koji nije ortogonalan - instrukcije nisu jednake duzine.
Prosecan IPC kod ALU zahtevnih operacija na danasnjim procesorima sa 3 ALU jedinice je 2, prvenstveno zato sto nemaju sve ALU operacije isti troughput.

Upravo kad sam napisao celokupne resorse clustera mislio sam prvenstveno na shared L2 cache.... Po Procenama L2 cache jednog Clustera bi trebao da bude 2MB (2x1MB po integer jedinici) sto bi bilo 4 puta vise nego sto je imao jedan thread na raspolaganju u dosadasnjoj dediciranoj Phenom II arhitekturi.

Cinjenica je da je Gauss–Legendre algoritam koji se inace koristi kod superpi alatke veoma memory intenzivan i da povecanje L2-cache'a znatno utice na izvrsno vreme.

 

[Beagle]

Koje ces 256-bitne SIMD operacije da koristis? Bulldozerov FPU se sastoji iz 2 bloka po 128-bita, koji mogu istovremeno da izvrse dve razlicite 128-bitne operacije iz dva treda. Jedan tred ce koristiti jedan 128-bitni FP pipeline. Moguce je da se istovremeno, out of order izvrse 2 SIMD operacije, jedna 128-bitna i jedna 64-bitna u istom ciklusu, sto zvuci prilicno mocno, ali to su samo spekulacije. Jedno je sigurno, a to je da ce Bulldozer imati prilicno fleksibilan SIMD optimizovan FPU. Naravno, taj FPU ce moci da izvrsi i 2 x87 operacije iz jednog OoO treda ili iz dva zasebna.

Da li ce da uvedu neki novi instrukcioni set za Bulldozer? Greota bi bilo da se ne iskoristi puna sirina tog FPU-a.

 

[drfedja]

Da li ce da uvedu neki novi instrukcioni set za Bulldozer? Greota bi bilo da se ne iskoristi puna sirina tog FPU-a.

Pa AVX bi trebalo da bude 256-bitni.

 

[monteboy]

Prvi samplovi AMD Bulldozer arhitekture ce biti isporuceni partnerima vec u IV kvartalu 2010 godine. Sto bi eventualno znacilo da bi vec u prvoj polovini 2011 mogli da racunamo sa Bulldozerom za Desktop trziste... Eventualno vec nakon Cebit'a

http://www.techeye.net/chips/amd-to-sample-bulldozer-in-q4

Izvukao bih sledece iz clanka kao interesantan podatak :

The word on the Jesuitical AMD street is that Fusion will knock the lights out of Intel's Sandy Bridge and that is endorsed by quite a few of its partners.

 

[Asgard]

jedva cekam, mirise mi moc

 

[Lukija]

Bulldozer prototipovi:

http://www.fudzilla.com/processors/processors/amd-has-buldozer-cpu-prototypes-in-house

 

[Lukija]

Buldozer cache:

http://www.xbitlabs.com/news/cpu/display/20100923164101_AMD_s_Eight_Core_Bulldozer_Processors_to_Get_Massive_Cache_Documents.html

 

[drfedja]

 case TARGET_orochi:
    L[0] = MHD_LEVEL(MHD_TYPE_CACHE,    // Type
                     16*1024,           // Size
                     64,                // Line Size
                     18,                // Clean Miss Penalty
                     18,                // Dirty Miss Penalty
                     4,                 // Associativity
                     32,                // TLB Entries
                     4*1024,            // Page Size
                     50,                // TLB Clean Miss Penalty ?
                     50,                // TLB Dirty Miss Penalty ?
                     6.0,               // Typical Outstanding Loads ?
                     0.8,               // Load_OP_Overlap_1 ?
                     0.4,               // Load_OP_Overlap_2 ?
                     50);               // Pct_Excess_Writes_Nonhidable ?
    break;

case TARGET_orochi:
    // TODO: this might be too generous: in multiple processor situations,
    // there is a cost to loading the shared bus/memory.
    L[1] = MHD_LEVEL(MHD_TYPE_CACHE,
                     2*1024*1024,
                     64,
                     150,
                     200, // ?
                     16,
                     512,
                     4*1024,
                     50, // ?
                     50, // ?
                     LNO_Run_Prefetch ? 1.8: 1.0,  // ?
                     LNO_Run_Prefetch ? 0.7 : 0.1,  // ?
                     LNO_Run_Prefetch ? 0.3 : 0.05, // ?
                     LNO_Run_Prefetch ? 25 : 50);  // ?
    break;