AMD Bulldozer [official thread]

[drfedja]

Prvi screenshot FX-6 Bulldozera na 2.8 GHz.

Spojler

 

[davidhaker26]

Sve ok, ali mislim da su promasili verziju sedmice (hint:RAM)

 

[drfedja]

Haha, da 32-bitna, 2GB usable! Gde ga nadjose.... ccccc

Inace AGLU jedinice mogu da izvrsavaju LEA i INC instrukcije.

 

[rhher]

Nista ja ovo ne kapiram, AGLU, ALU, sve su to za mene spanska sela...

Nego vi meni kazite, jer ce ovo da valja, Bre?

 

[voodoons]

nego sta nego ce da valja.. itekako..

 

[reb0rn]

nego sta nego ce da valja.. itekako..

ehh i to da vidimo napokon, oni x6-ce vec stekcu od dana predstavljanja

 

[drfedja]

Nista ja ovo ne kapiram, AGLU, ALU, sve su to za mene spanska sela...

Nego vi meni kazite, jer ce ovo da valja, Bre?

Integer jezgro, tj. ALU jedinice, odnosno EX0 i EX1 rade sve celobrojne operacije (aritmeticke: sabiranje, oduzimanje, EX0 radi mnozenje, EX1 radi deljenje), kao i logicke (uniju, presek, ekskluzivnu disjunkciju - skupovne operacije), memorijske ( MOV reg reg, MOV reg mem, MOV mem mem itd..., kao i PUSH, POP (stack operacije, inace jako bitne za izvrsavanje svakog programa).
AGU jedince - Address Generation Units vrse kalkulacije efektivnih memorijskih adresa. Iskljucivo za to sluze i mogu da rade sabiranje i oduzimanje memorijskih adresa, za 1 ili za odredjeni memorijski offset, koji je zadat nekim celim brojem.
Npr. ako imas neku adresu u ulici, sabiranje je dozvoljeno, jer se trazena adresa nalazi npr, 20 adresa vise uz ulicu.

Problem je u tome sto Bulldozer jezgro ima samo 2 ALU i 2 AGU jedinice, dok prethodna arhitektura ima 3 ALU i 3 AGU jedinice.

Medjutim, BD moze da primi u integer RS - Reservation Station 4 MOP - Makrooperacije, koje mogu da sadrze do 2 mikrooperacije. Makrooperacija odgovara jednoj x86 instrukciji ali prilikom dekodiranja, svaka makrooperacija ima fiksnu duzinu u bajtovima. Kako neke x86/x87 FPU/SIMD SSEx instrukcije imaju do 2 mikrooperacije tako one sa 2 mikrooperacije se izvrsavaju na po jednoj izvrsnoj jedinici ponaosob, paralelno. Tako npr, jedna x86 instrukcija koja sadrzi 2 mikrooperacije nakon dekodiranja, ide na izvrsavanje na 2 ALU jedinice ili na 1 ALU i 1 AGU. U ovom zadnjem slucaju ide ako sadrzi npr, ALU opkod i kalkulaciju memorijske adrese, koji koristi AGU.

Kod BD je moguce izvrsiti do 4 mikrooperacije po ciklusu, kao i kod Core arhitekture, za razliku od K10 kod koga je bilo moguce izvrsiti 3.

K10 ima 3 ALU i 3 AGU jedinice, medjutim, on je limitiran brojem od 3 mikrooperacija po ciklusu. Svaki par ALU i AGU od tri ukupno ima svoj zaseban RS - Reservation Station. Zbog toga ukoliko je zauzet ALU ili AGU procesor ceka na izvrsavanje iako je susedni ALU/AGU par slobodan, sto je suboptimalno.
Postoji mogucnost superforward-ovanja, koja je uvedena kod K10, ali to nije preterano efikasno.
Par ALU/AGU je iskoriscen samo ako je MOP stigao u paketu kao ALU-AGU uOP.
Integer klaster u 10h je sposoban da izvrsi do 6 uOp-ova, ali pod uslovima da
instrukcije stizu u paketu kao ALU-AGU par mikrooperacija.
Front End kod K10 moze da dekodira 3 MOP-a, odnosno 6 uOp-a, dok kod BD moze da dekodira 4 MOP-a odnosno 8 uOp-a.

Kod unifikovanog Schedulera kod BD arhitekture, mikrooperacija koja je u scheduleru izvrsava se na prvoj slobodnoj jedinici.
BD jezgro zbog ovoga ima veci prosecni IPC - broj instrukcija po ciklusu, ali za integer operacije zbog manjeg broja ALU jedinica manji je teoretski maksimalan IPC.
Po tredu i po jezgru BD je sposoban da izvrsi pune 4 makrooperacije sa velikom fleksibilnoscu, narocito ako je u pitanju instrukcijski miks FP/INT.
K10 moze da izvrsi 3 makrooperacije. Medjutim bitan je prosek. Koliko procesori prosecno mogu da izvrse instrukcija po ciklusu. To mnogo zavisi od samog softvera.

AGLU jedinice kod BD modula mogu da izvrse LEA i CALL instrukcije za razliku od 10h koji nema tu mogucnost. LEA i CALL se izvrsavaju na AGLU, t.j. AGU jedinici prilikom izvrsavanja FMA - Fused Multiply Add operacija sa 4 operanda i AVX operacija sa 3 operanda, kada imamo npr. <op> reg mem mem, gde su reg mem mem operandi koji se nalaze u registru a druga dva u memoriji.
Kako je FMA4 konkretno oblika A=B+C*D, a AVX oblika A=B+C ili A=B*D, imamo u prvom slucaju 3 operanda i 4 adrese, a u drugom slucaju 2 operanda i 3 adresu nedestruktabilnog operanda (medjurezultat se cuva).

U AMD 15h Optimisation Manualu kazu da je LEA reg64, mem ( sa 3 operanda) moguce izvrsiti na EX0 | EX1 i AG0 | AG1, koja je dekodirana kao FastPath Double - makroop sa 2 mikrooperacije. Prva uop ide na AG0 | AG1, a druga na EX0 | EX1.
3 operand adresni mod se koristi iskljucivo kod AVX i SSE5.

LEA instrukcija je veoma cesta i radi sledece: Load Effective Address loads the specified register with the offset of a memory location, dakle, ucitava odgovarajuci registar sa offsetom memorijske lokacije.

 

[drfedja]

Cesta operacija je CALL koja se izvrsava kao 2 mikrooperacije. CALL operacija radi sa stekom, tako sto
pre nego sto prebaci argumente neke funkcije, t.j. podprograma ili subrutine, call gura na stek segment ofset adresa, t.j. razliku u adresama instrukcija, koja se cuva u program counter-u (status registru instrukcija). Relativno adresiranje je razlika izmedju trentunog stanja EIP - (Extended Instruction Pointer-a u 32-bitnom modu ili RIP u 64-b)
i onog na kojoj se adresi nalazi prva instrukcija subrutine. Sa steka CALL cita adresu prve instrukcije subrutine i prilikom izvrsavanja prebacuje IP - instruction pointer na adresu funkcije.

Dakle, CALL gura na stek adresu funkcije, RET skida sa steka tu vrednost i vraca se u prethodni tok programa.
Kako CALL radi sa adresama i offsetima, tako je ovu operaciju moguce izvrsavati i na AGU jedinicama.

A sad malo objasnjenja. Sta je STEK t.j. STACK. To je struktura podataka, gde zadnji koji je usao, prvi izlazi.
Ovo je jedna od najbitnijih struktura podataka u programiranju. Stek sluzi konkretno za prenos argumenata funkcija, t.j. podprograma. Glavne operacije za stack su PUSH i POP.

CALL mojaFunkcija; je zapravo zamena za:
PUSH EIP+offset; // gura na stek adresu povratka
JMP mojaFunkcija; // skace na adresu funkcije

CALL se automatski vraca na prethodnu adresu nakon izlaska iz subrutine.

 

[drfedja]

Da vise ne davim sa asemblerom i programiranjem, evo i nekih tabela za OPN kodove frekvencija ES Buldozera:

 

[drfedja]

U poredjenju sa 10h, 15h - t.j. BD ima 17 FO4 pipeline. 10h je imao 22 FO4, a Netburst ima 12 FO4.
Dakle, BD je visokofrekventni dizajn, pipeline je duzine 15 ili 16 stanja.
U dokumentu kazu ovako

Compared to previous AMD x86-64 cores [3-6] project, goals
reduce the number of FO4 inverter delays per cycle by more than 20%, while
Maintaining constant IPC, to Achieve higher frequency and performance in the
same power envelope, even with increased core counts

...iz cega nije bas najjasnije da li je IPC veci ili u neku ruku NIJE MANJI od 10h.
Ovime je stavljeno do znanja samo to da je za istu potrosnju omogucen veci takt i veci broj jezgara,
cime se neminovno povecavaju i performanse.

L3 cache i integrisani NB rade na 2.4 GHz. L3 ima 256-bitnu read magistralu i 128-bitnu write magistralu.
To je znatno bolje od dosadasnjih 64-bit read/write.

L3 moze da radi na 3 GHz na 1.3V, sto je bolje nego kod bilo kog Phenoma II.

A evo i slike INT klastera:

 

[solajam]

...


svaka cast drfedja

 

[rhher]

Svaka cast,,
Cak sam i ja ukapirao da ce biti dosta bolji od x6 phenoma,
samo jos jedna stvar, nisi pomenuo AMD-ov "Hyper Threading",
Kakva je situacija sa tim?

 

[drfedja]

AMD-ov hyperthreading iliti CMT - Clustered Multi Threading je stvar o kojoj sam pricao ovde ranije, ali sustina je da se spakuje na malu povrsinu , koja je otprilike jednaka povrsini Intelovog Sandy Bridge jezgra modul sa dva jezgra.
Front End je deljen, FPU je deljen, L1 instrukcijski keš je deljen, i L2 keš je deljen. Odvojeni su L1 data keš, intidžer blokovi. BD kada izvršava jedan thread može da "uzme" ceo FPU za izvršavanje jednog threada, kao i velikih 2MB L2.
Sustina je sto u singlethreadu ovo treba da da jake performanse, na nivou "debelog" jezgra poput Sandy Bridge-a, u multithreadu treba da daje performanse jednake 90% snage takvog dual core procesora, a to sve sa povrsinom jezgra i disipacijom quad core procesora za octa core.
Koliko je BD izbalansiran dizajn, ostaje da se vidi.

 

[blackmore1911]

Fedja Doktor

 

[drfedja]

Na osnovu podataka o AMD 15h arhitekturi i na osnovu IPC broja za odredjene benchmark programe i aplikacije pokušao sam da ekstrapoliram neke brojke koje bi mogla da donese u Junu mesecu BD arhitektura. Napominjem, ovo NISU pravi rezultati, već su ekstrapolirani iz podataka o arhitekturi, deljenoj FMAC jedinici itd...Dakle, radi se o nagadjanju, a za par meseci cemo videti da li je to moje nagadjanje tacno.

Ovde vidimo aplikacije koje koristimo u testiranjima procesora i instrukcijski miks koje one koriste.

A ovde su tabele ekstrapolirane iz ovih podataka....

Ovo bi bilo plasticno objasnjenje sta bi trebalo da donosi FX8. U Turbo modu bi razlike trebale da budu vece, ali dok procesor ne izadje necemo znati kako skalira sa frekvencijom. Ovo je tek gruba procena.

 

[d0minat0r]

Svaka cast fedja

 

[davidhaker26]

Imas potpuno pravo nositi titulu doktora u nick-u

Svaka cast

 

[noodi]

Lele, sada procitah deo ovoga, i razmisljam da ne bacim sve para na SB nego pricekam malo..hmm. Super objasnjeno, svaka cast!

 

[Ace Rimmer]

Asrock i AM3+ marketing:
http://www.asrock.com/news/events/2011AM3+/

Mislim da je ovo prvi put da su navedene konkretne razlike u odnosu na AM3.

 

[R_O_N_I_N]

Nista od navedenih razloga mi i ne bi bilo bitno... Power saving opcije ne koristim ni sad,za bolje 'ladjenje sa box kulerom i vece rupe u socketu me bash neshto ....briga. Jedino sto bi moglo da igra neku ulogu je onaj deo gde kazu da ce trebati jaci napon za nove procesore....mada,i to mi mirise na marketing...

 

[drfedja]

Kakav jaci napon? Ako mislis da ce napon biti 1.4V na osnovu onog screenshota, mislim da je to greska u ocitavanju. Orochi će imati 11 Cu layer-a, izrađen će biti u 32 nm SOI high K metal gate strained silicon procesu sa 17 F04 pipeline-om (u prevodu . Za 3.6 GHz će biti dovoljno 1.25V. Postojeće naponske na pločama guraju 95A bez frke, a mnoge i više od 110A.

 

[drfedja]

BD leak:

Spojler

Performanse su ocajne za 2.8 GHz. Multiplikator je verovatno "zaglavljen" na 800-1000 MHz. Ako je tako, onda su performanse brutalne.

 

[rhher]

Performanse su ocajne za 2.8 GHz. Multiplikator je verovatno "zaglavljen" na 800-1000 MHz. Ako je tako, onda su performanse brutalne. [/QUOTE]

Nista ne kapiram, po ovim rezovima CPu je jadan, jel to znaci da je radio na 800-100MHz?

 

[drfedja]

Da, P-state je stanje promene multiplikatora. Beta BIOS moze da pravi problem da zaglavljuje multiplikator na nekom P-state-u . Ovakvi rezultati nemaju nikakve logike, a s obzirom da su podjednako losi u razlicitim programima, ocigledno je da CPU ne radi na 2.8 GHz, nego na dosta manje, otprilike nekih 2.5-3.0x manje. Na 3.5 GHz CB11.5 skor bi trebalo da bude 50-60% veci nego na 1100T. S obzirom da je ovo 32-bitna verzija, 64-bitna donosi nekih 25% ubrzanja. 1100T ima 5.95 skor u CB11.5 x64, a BD FX8 na 3.5 GHz bi trebalo da ima od 75-95% vise od 1055T sa 95W TDP. To znaci da je klok ovog ES-a negde oko 1000-1200 MHz. Prema projekciji rezultata 3D Mark 06 CPU bi trebalo da daje oko 9000, ovde daje 3352, sto je oko 3x manje. SPi 1M je oko 30 sec sto je otprilike kao K10.5 na 2 GHz. Sumnjam da BD-u treba 800 MHz da stigne K10.5. Takt na kome ovaj sempl radi je negde izmedju 1000 i 1200 MHz.

 

[rhher]

Znaci da ce da izuva.....
BTW, koliko i7 980x baca u Cinebenchu i MArku 06?